在 T-coil 的宽度应用中，除了上面对设计优化的考虑外，一些 T-coil 自身问题也需要在

设计中关注并解决。

（1） 片上 T-coil 往往占据顶层金属大量面积，而在顶层电源布线以及非常紧张了，

所以大面积的 T-coil 对顶层设计非常不利；同时，大面积的 T-coil 不仅影响面积

使用率，而且会产生大量功耗。如果不解决大面积 T-coil 问题，想利用 T-coil 设

计多个高速 IO 口的想法将无法实现。

（2） T-coil 也存在可靠性问题。对于 ESD 结构中的 T-coil 也涉及到 ESD 电流路径， Tcoil 自身的串联电阻会引起较低的 ESD 抵抗力，高功耗会破坏 T-coil（尤其在 Tcoil 的一些突变拐角处，很容易受到 ESD 破坏）。另外，如果 IO 电路在常规模式

是大电流情况时， T-coil 可能会由于电迁移导致破坏。为了提升 T-coil 可靠性，

需要设计较宽的金属走线，这又使得 T-coil 面积增加了。

下面几个例子，讨论如何提升 T-coil 可靠性，同时又减小面积：

1)     系统公式及公式编辑器：提供典型器件公式（例如：对称电感，变压器，传输线等），还允许用户根据器件性能自行编辑公式；

2)     目录功能：允许用户在同一个工程设计中建立不同的目录，每个目录可以被单独控制，例如显示所有cell，同步cell到cadence等，使用户界面更加简单。

3)     支持pin脚编辑功能，可以在软件中，对pin脚进行添加、删除、重命名等

走线长度约1000um长度，IC设计中已是较长走线，将其等效为一段短接线很可能不合理，需要依据工作频率判断用哪种模型进行走线分析；

时钟频率6GHz，上升沿非常陡峭，在频域上，信号能量越来越集中在基频的奇次谐波频点（3、5、7、9…），T-coil EM问题，我们在分析时尽量要考虑这些频点的信号质量，因为谐波信号质量的恶化会导致时钟上升沿不够陡峭，引起时钟同步混乱等问题。下面分析中我们关注到5次谐波，分析基频、3、5次谐波在走线上的传输状态。